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RoHS
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将低功耗技术流程组成一个有机的系统,并优化其具体应用于。从而通过完整的前端到后端方法学,最佳的实践,检测表和参考流程来消除低功耗设计的风险。
将全速设备接口直接与设计连接,并以仿真速度运行。支持在真实世界工作条件下的电路仿真。能过外部数据--激励和响应的真实性来确保仿真器中设计系统行为的正确性,从而降低产品的设计风险
新一代的高阶综合技术,能从有时序或无时序的C/C++/SystemC自动生成可综合的高质量的RTL代码—无论是面积还是性能上都能满足客户需求。
自动指导验证过程从计划到收敛的整个过程,也包含Systemverilog和e的功能覆盖率统计和分析。
支持多语言,涵盖人系统级到门级的覆盖率驱动的功能验证,分析,纠错流程,并支持验证环境的自动生成。
通过指标为导向的技术来提供高效的,高质量的,可预测性优势,用于软/硬件协同验证,统一的软/硬件调试和嵌入式软件跟踪技术。充分利用和扩展了现有的Incisive验证环境,并支持软件运行在任何一种处理器上。
支持先进的测试平台,事务级的高层次的测试平台,基于断言的形式,模拟和加速模块级验证IP,以及仿真和在线仿真验证。包含多种复杂协议(PCI Express,AMBA,USB,OCP,以太网等)。 兼容OVM并支持各种IEEE标准语言。
将cadence Palladium 加速仿真技术扩展到系统级动态功耗分析 (DPA)。通过运行Palladium仿真器,工程师不但可以利用真实的系统环境来分析员软件,而且可以通过DPA技术来优化功耗和性能。
提供业界最具扩展性,最高吞吐量,多用户加速和仿真平台。使设计人员能够快速模拟系统级设计环境,早日进入硬件/软件协同验证,并在硅流片前几个月就进行芯片确认工作。
业界最先进的软/硬件验证计算平台,将加速和仿真能力集成在单一环境中,以提高验证吞吐量和效率。
作为Cadence系统开发套件的一部分,能完整嵌入软件实现和调试流程的基于FPGA的原型设计解决方案,以提高早期的软件开发和高性能系统验证能。
作为Cadence系统开发套件的一部分,能自动产生和构建虚拟原型,调试软件,并将其为软件团队所用。从而使得软件的开发可以提前几个月时间。
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