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型号 产品描述 RoHS 操作
Assura Physical Verification 设计规则检测与版图和逻辑设计一致性检测,为SoC设计提供高良率的定制IP。 立即询价
Cadence Chip Optimizer 使用基于3D空间的方法进行建模、分析并优化版图,使其满足电气约束,制造规则等等。 立即询价
Cadence CMP Predictor 通过基于模型的CMP热点识别与面向CMP的RC抽取,增强设计性能与良率。 立即询价
Cadence Litho Electrical Analyzer 根据真实光刻轮廓线来抽取器件和连线的电气参数。分析并且修复由于系统性变量产生的时序和漏电流热点。 立即询价
Cadence Litho Physical Analyzer 识别并修正光刻图形的热点。使用基于模型的技术快速并且准确地预测芯片的光刻轮廓,改进参数良率和芯片性能... 立即询价
Cadence Low-Power Methodology Kit 将低功耗技术流程组成一个有机的系统,并优化其具体应用于。从而通过完整的前端到后端方法学,最佳的实践,... 立即询价
Cadence Physical Verification System 在一种解决方案中提供从前端到后端设计,实现并且签收的整个流程。加快设计规则检测和版图与逻辑设计一致性... 立即询价
Cadence QRC Extraction 快速并且准确的对整个芯片进行抽取和分析。加速时序收敛并实现高质量的芯片。 立即询价
Encounter Digital Implementation System 无论是针对giga-gate/GHz、低功耗还是混合信号设计,无论是主流工艺节点还是先进工艺节点,都提供一个完整... 立即询价
Encounter Library Characterizer 自动生成最新建模格式的库,加速表征和重新定性。 立即询价
Encounter Power System 在整个设计与实现流程中提供了一致的、收敛的功耗与电源轨道完整性分析——跨越布图规划、电源规划、物理实现... 立即询价
Encounter Timing System Serves both front-end logic designers looking for high-quality static timing analysis and ease of us... 立即询价
First Encounter Design Exploration and Prototyping 支持快速的全芯片虚拟原型,从而在设计周期的开始就能准确获得下游物理或者电学影响,同时对于大规模高速的... 立即询价
NanoRoute Advanced Digital Router 支持对时序、面积、功耗、信号完整性和可制造性约束的布线收敛,同时在速度和容量上全力支持giga-gate/GHz... 立即询价
SoC Encounter RTL-to-GDSII System 整合了RTL综合、芯片虚拟原型、自动布局综合、时钟树综合、可制造性设计与良率设计、低功耗和混合信号设计... 立即询价
Virtuoso Digital Implementation 针对电路驱动的混合信号设计,其中一小模块数字实现,提供一个完整的综合,布局布线的系统工具。 立即询价
VoltageStorm Power Verification 自动分析并优化去耦电容的大小和位置,降低动态电压降。 立即询价
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